2022年11月，ChatGPT的爆紅引發了行業對大算力芯片的渴求，輝達受益匪淺，迅速向台積電追加了上萬片CoWoS封裝訂單，台積電也由於產能不足隨即宣布擴產。不僅是CoWoS，近年來，以此為代表的Chiplet封裝（又稱芯粒整合封裝）技術成為行業的熱點話題，甚至被認為是後莫耳時代中國半導體彎道超車的重要機遇。Chiplet封裝究竟是什麽？為什麽在行業中有如此高的認可度？這項技術未來的套用前景如何？
CIC灼識咨詢近期針對火熱的先進封裝賽道進行了深度的剖析和研判，並著重研究了Chiplet封裝，將於近期釋出 【全球先進封裝行業研究報告】 ，本期文章摘錄其中部份內容，以饗讀者。
01 行業患上算力「饑渴」癥
隨著2022年ChatGPT 3.5的成功，掀起了AI大模型的浪潮，也意味著全球步入了人工智慧的更高階段——不只是一個聊天機器人，比爾·蓋茲將ChatGPT的釋出比作互聯網的發明，並認為它同樣可以改變世界，輝達CEO黃仁勛也在GTC（GPU Technology Conference）2023上三次提到「AI迎來iPhone時刻」。
在眾多大模型百花爭艷的背景下，算力作為大模型「智商」的物理載體，其重要性不言而喻，人類社會對算力的需求也更上一個台階。近年來，全球算力規模穩步增長，根據中國信通院數據，2018年全球算力規模約232.0EFlops，2022年達891.8EFlops，年均復合增長率達到40.0%。而其中智慧算力規模在AI大模型訓練和推理的需求拉動下，更將快於整體算力的增長。也難怪屢屢有新聞報道各下遊企業「搶貨」，行業似乎患上了算力「饑渴」癥。
如何提升芯片效能成為半導體行業的重點課題，然而僅透過先進制程提升芯片效能這條路似乎沒有那麽順暢。
02 先進制程的難題
在半導體產業發展的歷史上，先進制程一直扮演著關鍵角色，透過提升單位面積上積體電路可容納的晶體數量提升芯片的效能。
自上世紀60年代以來，半導體行業一直遵循莫耳定律，透過不斷發展微縮工藝向著提升晶體管密度的方向不斷進步。然而，近年來先進制程在向新一代關鍵節點的進展屢屢落後於莫耳定律的預期。例如在5nm向3nm邁進的節點，各大晶圓廠進展均受阻。以台積電為例，本應在2022年量產的3nm工藝直至2023年才得以量產，且晶體管密度僅為5nm的1.6倍左右。如果要到達接近兩倍晶體管密度，則需要等到2024年的增強版工藝量產。
無論是時間還是效能，近年的制程發展都低於莫耳定律的預期。單靠先進制程似乎難以跟上AI大模型的需求。
究其背後原因，光罩尺寸限制了芯片面積的增加，也就使得晶體管數量無法透過提升芯片面積而增長。而量子穿隧效應和成本隨更高制程的急劇增長也同樣是先進制程發展的關鍵制約因素。
那麽，在先進制程之外，是否還有其他手段可以與先進制程共同提升芯片算力呢？
03 整合芯片模式另辟蹊徑
整合芯片是自上而下的構造設計方法，它將整個芯片系統劃分為多個獨立裸片（即芯粒，Chiplet），其中每一個裸片功能獨立，可以獨立設計、制造和測試，最後透過封裝的方式將所有裸片封裝在一起形成完整功能的芯片系統。這種設計構造方法可以提高芯片開發的靈活性、可延伸性和效率。
與傳統的SoC這種單芯片設計構造模式相比，整合芯片可以實作更大的芯片尺寸，突破目前的制造面積局限，推動芯片整合度和算力持續提升。其次，整合芯片中小芯片的互聯引入了半導體制造加工技術，無論是連線還是延遲，都接近於芯片，使得整個整合芯片能達到類似單顆芯片的效果，可以突破單芯片整合下功耗墻、記憶體墻等的限制，能夠持續最佳化芯片系統的效能和功耗。此外，整合芯片相較於傳統的SoC展現出在效能、設計靈活性、生產成本和產品上市周期方面的顯著優勢。這是因為整合芯片提供了一種全新的視角，透過分散式設計，將各計算小單元按照各自的制程需求進行獨立制造，從而提高設計靈活性，降低生產成本。不同芯粒可用不同的工藝制程完成，突破單一工藝的局限。
SoC大芯片與整合芯片模式的比較
來源：CIC灼識咨詢
04 從先進封裝到Chiplet封裝
先進封裝是自采用Bumping代替引線鍵合以來的概念，囊括了眾多封裝技術型別，代表著行業逐漸理解到，需要采用更先進的設計和工藝對芯片進行封裝級重構，以提升整體的效能。但行業真正對先進封裝如此重視的原因，則是由於其中的Chiplet封裝（又稱芯粒整合封裝）技術。
Chiplet封裝技術是實作整合芯片的主要手段，作為一種半導體制造技術，它使得整合芯片無論連線和延遲，都接近於芯片而不是 PCB 或者有機基板，最早做這項工作的也是台積電等芯片制造廠商。Chiplet封裝是先進封裝的重要組成部份，更是實作整合芯片構造的途徑。它將芯片的整合維度從晶圓維度提升至芯粒維度，打破了光罩尺寸對於芯片尺寸的限制，也一定程度上克服了先進制程的局限，是日益增長的芯片效能需求與莫耳定律逐漸受挑戰的雙重作用下的最優解，其技術平台的發展見證了半導體產業隨下遊套用市場發展的又一次重要革新。從先進封裝到Chiplet封裝概念，背後反映的是行業理解的巨大進步。
主要封裝方式分類
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在各種先進封裝型別中，Chiplet封裝中的2.5D封裝、3D IC和3D FO代表了先進封裝行業中最領先的技術。這些封裝技術實作了芯片與芯片間高密度訊號互聯，提升訊號互聯密度，縮短訊號互聯距離。這種高密度互聯為整合芯片提供了更緊湊和高效的可能性，以實作更高的整合度、更低的功耗和更快的數據傳輸速度。
2.5D封裝從技術路線來看主要可分為有機轉接板、矽轉接板和矽橋互聯，不同的技術路線由於實作的連線密度不同，其對應的套用場景也有一定差異。其中，有機轉接板的代表性技術平台主要包括台積電的InFO_oS和CoWoS_R、日月光VIPack技術平台的FOCoS、安靠的SWIFT、長電的XDFOI_CL和盛合晶微的SmartPoser_OS。矽轉接板的代表性技術平台主要包括台積電的CoWoS_S、三星的H-Cube和I-Cube S，以及盛合晶微的DOIOS等。矽橋互聯的代表性技術平台主要包括台積電的InFO_LSI和CoWoS_L、三星的I-Cube E、英特爾的EMIB和Co-EMIB、日月光VIPack技術平台的FOCoS-Bridge和盛合晶微的Smartposer_BD等。
3DIC封裝在垂直的方向堆疊更多的小芯片，利用在z軸空間立體的延伸，有效降低體積和重量、提高矽片效率、降低功耗和減少訊號延遲降低雜訊。其代表性技術平台主要包括台積電的SoIC、英特爾的Foveros、三星的X-Cube、日月光的VIPack_3D IC和盛合晶微的DOIOS_A等。
3D FO是適用於三維多芯片異質整合的新型扇出型封裝技術，其綜合運用多種規格的重布線、凸塊以及高銅柱等水平胡垂直方向的互聯工藝，實作多芯片之間高密度的電氣互聯，以及多層芯片的三維堆疊整合，縮短了訊號傳輸路徑，減少了訊號延遲並降低了訊號雜訊，同時大幅減小了封裝結構的體積。其代表性技術平台主要包括台積電的InFO_PoP、日月光的FOPoP和盛合晶微的SmartPoser_PoP等。
Chiplet封裝主要技術平台
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Chiplet封裝技術涉及眾多前道晶圓制造技術，因此擁有前道晶圓制造的背景和經驗非常重要。大量先進工藝包括TSV、RDL、微凸塊和混合鍵合等都廣泛套用於Chiplet封裝，這些工藝均需要使用類似前道晶圓制造的技術，對裝置、無塵室等級和技術精度等都有較高的要求，從目前行業的領先企業來看，例如台積電、英特爾、三星電子和盛合晶微等企業無不擁有晶圓制造的背景和經驗。
05 台積電引領Chiplet封裝行業發展
早在2009年台積電就開始布局Chiplet封裝，投入巨額資金對相關技術進行研發，並於2011年釋出了基於矽轉接板的2.5D CoWoS封裝平台並獲得了賽靈思的訂單。2013年，賽靈思和台積電共同宣布了全球第一個正式量產的2.5D封裝產品Virtex-7 HT系列，這款芯片是世界上首款異構All Programmable器件，內含多達16個28Gbps收發器和72個13.1Gbps收發器，是當時唯一符合光傳輸網路中高頻寬、高速Nx100G和400G 線卡套用的單一封裝解決方案。2016年，台積電推出了行業中首款3D晶圓級扇出封裝InFO_PoP，並憑借這項技術長期獨占蘋果手機芯片訂單。
在CoWoS封裝誕生的起初數年裏，曾由於價格昂貴而訂單不足，但ChatGPT之後，價格不再是困擾，下遊套用對芯片效能的渴求成了決定性因素，CoWoS封裝因此一躍成為輝達高效能算力芯片的一選。
在台積電引領Chiplet封裝的行業發展的背景下，同行業企業也在積極跟隨行業發展趨勢。從台積電、英特爾、三星和盛合晶微等具有晶圓制造背景的廠商，到安靠、日月光和長電科技等僅具有封裝背景的廠商，都在向著高密度、高整合度和高效能的方向發展自己的Chiplet封裝技術。
眾所周知，大陸在先進制程方面與領先企業台積電等還有著不小的差距，慶幸的是，大陸目前在Chiplet領域也有所建樹。例如從CoWoS平台來看，國內盛合晶微DOIOS平台是大陸第一個基於矽轉接板2.5D封裝的量產平台，為眾多高效能算力芯片設計企業提供了另一選擇。
06 Chiplet封裝技術指標詳解
Chiplet封裝是先進封裝的前沿工藝，可實作多維異質整合功能，其透過並排或堆疊的方式對多顆裸芯片進行高密度互連，並整合到同一封裝模組中，進而實作提高積體電路系統整合度的效果。
2.5D封裝是Chiplet封裝的代表。2.5D封裝主要指的是將芯片並列放在有機轉接板、矽轉接板上或透過矽橋互聯，利用RDL和微凸塊連結使得轉接板之內的金屬線可連線不同芯片的電子訊號；再連結下方的金屬凸塊等，最終實作多芯片與封裝基板之間更緊密的互連。
2.5D封裝中使用矽轉接板的代表技術包括台積電的CoWoS_S、三星的I-Cube S等，衡量其的關鍵技術參數包括最小微凸塊間距、最大轉接板尺寸和最大合封芯片數量等。
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基於矽橋互聯的2.5D封裝利用帶有路由層的微小矽片作為小芯片之間的封裝內互連，將矽橋嵌入在扇出RDL層中達到高密度互聯效果。透過不再使用矽轉接板作為中間介質的方式，消除由轉接板尺寸所帶來的封裝尺寸的限制，以獲得更好的靈活性和更高的整合度。
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基於有機轉接板的2.5D封裝是一種具有成本效益的平台，可透過基於 RDL 的工藝實作高頻寬和高密度的芯片到芯片互連。台積電是這種技術主要推動者之一，其InFO系列是面向高整合度需求、網路和 HPC 套用的高效能解決方案；ASE、JCET和Amkor等也已陸續開發出具有巨大競爭潛力的類似解決方案。
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隨著人工智慧、自動駕駛、5G網路、物聯網等新興產業的進一步發展，芯片對於3D IC封裝的需求越來越強烈。3D IC封裝是指在三維空間組裝芯片，在垂直的方向堆疊更多的小芯片，從而整合更多的功能。3D IC封裝利用在z軸空間立體的延伸，有效降低體積和重量、提高矽片效率、降低功耗、減少訊號延遲並提高訊號完整性，也是行業領先企業目前發展的重點。
07 結語
到此，我們可以圓滿地解釋開頭的問題， Chiplet封裝技術平台解決了先進制程發展的痛點問題，將芯片整合維度提升至芯粒維度，提升了算力芯片內的互聯密度，進而提升芯片效能和功能整合度，在大模型時代背景下助力芯片設計企業及下遊套用企業向更高的算力進發，將半導體產業發展推向新的高潮。
那麽，先進封裝及Chiplet封裝的市場規模有多大呢？市場的潛力如何？從芯片設計到實作，有哪些行業玩家參與其中？技術流程上，有哪些關鍵步驟？市場競爭格局又是如何？對於這些關鍵問題，請關註CIC灼識咨詢推出的【全球先進封裝行業研究報告】。
